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基于Zynq7000的1553B航空总线控制器的设计

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【摘要】:
摘要:随着航空电子系统的不断发展,数据总线系统传输的可靠性、稳定性愈发重要。MIL-STD-1553B是美国军方率先提出的一种具有高可靠性传输特性的总线协议,被广泛的应用于航空航天领域。为解决1553B总线模块的小型化、低功耗等迫切需求,提出了一种基于HI-6130的1553B总线控制器的设计。根据HI-6130芯片的工作原理及接口协议设计,基于Zynq7000平台,通过片上可编程逻辑资源实现与H

基于Zynq70001553B航空总线控制器的设计

张俊文,唐芳福,韩俊,张志国,黄仕林,张业强,何建东

珠海欧比特宇航科技股份有限公司,珠海 519080

摘要:随着航空电子系统的不断发展,数据总线系统传输的可靠性、稳定性愈发重要。MIL-STD-1553B是美国军方率先提出的一种具有高可靠性传输特性的总线协议,被广泛的应用于航空航天领域。为解决1553B总线模块的小型化、低功耗等迫切需求,提出了一种基于HI-61301553B总线控制器的设计。根据HI-6130芯片的工作原理及接口协议设计,基于Zynq7000平台,通过片上可编程逻辑资源实现与HI-6130芯片的接口逻辑设计并与ARM核互联。测试验证表明,该设计数据传输可靠、稳定,符合预期要求。

关键词:1553B总线;HI-6130Zynq7000;可编程逻辑资源;ARM核;

中图分类号:TP332文献标识码:

文章编号:

Design of 1553B Aviation Bus Controller Based on Zynq7000

ZHANG Junwen,TANG Fangfu,HAN Jun,ZHANG Zhiguo,HUANG Shilin,ZHANG Yeqiang,He Jiandong

Zhuhai Orbita Aerospace Science & Technology Co.,Ltd., Zhuhai 519080,China

AbstractWith the continuous development of avionics systems, the reliability and stability of data bus system transmission are becoming more and more important. MIL-STD-1553B is a bus protocol with high reliability transmission characteristics first proposed by the US military, and is widely used in the aerospace field. In order to solve the urgent need of miniaturization and low power consumption of 1553B bus module, a design of 1553B bus controller based on HI-6130 is proposed. According to the working principle and interface protocol design of HI-6130 chip, based on Zynq7000 platform, the interface logic design of HI-6130 chip is realized by on-chip programmable logic resource and interconnected with ARM core. Test verification shows that the design data transmission is reliable, stable and meets the expected requirements.

Key words:1553B BusHI-6130Zynq7000Programmable LogicARM Core

 

1. 概述

航空电子系统发展之初,由于缺乏统一的军用数据总线标准,几乎所有系统均采用分散式的结构设计。但是随着机载设备的增加,各设备之间信息交互增多,航空电子系统越来越复杂,分散式结构明显不适用。设备间数据传输效率低且不稳定,系统电缆繁多且互联复杂等因素都严重制约着航空电子系统的发展。因此,急需制定一个总线标准,以减少系统中线缆的使用,同时使各个子系统的接入、移除及维护更加方便。

MIL-STD-1553B总线是美国率先提出的一种军用串行总线标准,以适应日益复杂化的航空电子系统。它规定了数据传输的协议,数据传输速率为1MHz/s,具有高可靠性、实时性、余度管理、便于维护,易于扩展等一系列优势,因此1553B总线正广泛的应用于航空航天电子系统。

本文介绍了一种基于Zynq7000系列芯片设计的1553B总线控制器, Zynq7000系列芯片7Z015作为主控制单元,HOLT公司的HI-6130芯片作为1553B协议芯片。通过使用Zynq7000芯片的可编程逻辑资源实现多HI-6130芯片的接口逻辑设计,再通过AXI总线与ARM核互联,从而实现了MIL-STD-1553B通信方式,提高了设计的灵活性和可靠性,对1553B总线设备的小型化设计提供了一定的参考价值。

2. 1553B总线简介

1553B总线是一种双通道冗余设计、时分制指令/响应式多路复用传输数据总线,采用异步半双工的进行数据的传输。总线由数据总线和终端设备组成。数据总线为屏蔽的双绞线,终端设备包括总线控制器(BC)、远程终端(RT)和总线监视器(BM/MT),结构如图2-1所示。其中BC总线控制器控制通讯数据流的传输,是数据发送和接收的发起者和总线网络的管理者;RT远程终端根据协议在规定的时间内响应BC总线控制器发出的命令,有序的进行数据的接收或者发送;MT总线监听器能够实施的侦听总线上的数据流,可以将所有的数据流记录下来,以便出现问题时进行故障排除,当然也可以有选择的进行数据监听。1553BAB两个传输通道,若当前传输通道出现故障时,可以切换至另一传输通道,以保证数据的正常传输,这样可以保证总线良好的容错性和故障隔离。

2-1 1553B总线结构图

         1553B总线传输通道上是以“消息”的格式进行数据的传输。每个消息包括命令字,数据字及状态字,其中命令字由BC发出,状态字由RT发出作为命令字已被接受的标志。

3 系统总体设计

         1553B总线控制器以Xilinx Zynq7000系列的7Z015为主控制器,通过处理器片上可编程逻辑资源(PL)实现与1553B协议芯片的接口设计,再通过编写软件驱动进行控制。1553B协议芯片选用HOLT公司的HI-6130芯片,芯片内部包含有一个BC,两个相互独立的RT以及一个MT,支持Intel /Motorola两种模式。系统设计如图3-1所示:

3-1 系统设计框图

3.1硬件电路设计

1553B总线控制器的硬件电路设计主要包括HI-6130的接口电路设计、总线耦合电路设计以及电源时钟电路设计。具体的硬件电路连接图如图3-2所示:

3-2 系统硬件电路连接图

HI-6130芯片的内部寄存器的读写由Xilinx ZYNQ7000控制,将芯片的地址、数据总线连接至ZYNQ处理器上,同时将芯片的片选、读写控制信号连上。如图3-2所示,MRn控制芯片的复位,BWID控制数据总线的位宽。为了增加设计的灵活性,同时将HI6-30芯片的一些控制引脚通过拨码开关来控制,如BENDI(控制数据的大小端模式),BTYPE(选择Intel/Motorola模式)等,可根据不同的应用场合切换拨码开关。芯片与1553B总线之间通过隔离变压器PM-DB2725连接,隔离变压比选用1:1.79

3.2 可编程逻辑设计

本系统以vivado作为开发平台,采用Xilinx Zynq7000系列芯片作为主控制器,利用芯片内部的可编程逻辑资源(PL)实现与HI-6130芯片的接口逻辑设计以及芯片的某些控制信号控制。其中接口模块设计需将接口逻辑程序封装成一个带AXI接口的自定义集成IP,再实现与ARM核的互联。芯片控制信号则直接通过PL资源中的AXI GPIO模块进行控制。最后,再通过利用ZYNQ7000芯片的PS资源中的UART模块将测试结果通过串口打印,以验证测试是否成功。可编程逻辑设计的原理如图3-3所示:

3-3 系统可编程原理图

3.2.1 HI-6130接口逻辑模块设计

接口逻辑模块主要是实现对芯片内部寄存器以及RAM的读写功能。本系统设计通过拨码开关将芯片的通讯模式设置为Motorola模式(BTYPE=0),且数据位宽设置为16bitBWID=1),根据HI-6130读写时序进行逻辑开发。采用verilog语言编程,通过有限状态机的设计方法实现。模块设计流程图如图3-4所示:

3-4 接口逻辑模块状态流程图

接口逻辑模块是基于寄存器操作实现对内部寄存器及RAM的读写操作,模块内部寄存器定义如表3-1所示:

3-1 寄存器描述

偏移地址

/

位描述

0x0

R

Bit[31:16]:保留

Bit[15:0]缓存芯片读数据

0x4

R/W

Bit[31:16]:芯片读写地址

Bit[15:1]:保留

Bit[0]:芯片读使能,高有效

0x8

R/W

Bit[31:16]:芯片写数据

Bit[15:1]:保留

Bit[0]:芯片写使能,高有效

0xC

R/W

Bit[31:0]:保留

3.2.2 HI-6130 GPIO控制

         AXI GPIO模块主要通过控制HI-6130芯片的MRnREADYBWID等引脚控制芯片的初始化、数据线位宽选择等功能。具体控制信息如表3-2所示:

3-2 GPIO控制信号

GPIO

I/O属性

HI-6130芯片信号

GPIO0[0]

O

MR

GPIO0[1]

O

EECOPY

GPIO0[2]

O

BCTRIG

GPIO0[3]

O

ACKIRQ

GPIO0[4]

O

BWID

GPIO1[0]

I

READY

GPIO1[1]

I

ACTIVE

GPIO1[2]

I

RT1MC8

GPIO1[3]

I

RT2MC8

GPIO1[4]

I

MTPKRDY

GPIO1[5]

I

IRQ

3.3 软件设计

软件设计主要是驱动可编程逻辑设计模块实现对HI-6130芯片内部寄存器及RAM的读写操作。系统上电后,首先通过AXI GPIO模块将MRn引脚置0,并保持一段有效时间,对芯片进行初始化,可通过判断芯片READY引脚判断初始化是否完成。初始化流程图如3-5所示:

3-5 HI-6130初始化流程图

芯片初始化结束后可根据实际应用需求,配置芯片内部寄存器。如本设计中将配置为BC模式,则配置流程如表3-3所示:

3-3 BC模式配置

复位

硬件复位,BCENA有效

寄存器初始化

Master Configuration Register

Time Tag Counter Configuration Register

BC Interrupt Enable Register

BC Interrupt Output Enable Register

HW Interrupt Enable and Output Enable Registers

BC指令表初始化

加载初始地址至BC Instruction List Start Address Register

BC消息控制/状态块初始化

初始化控制字、命令字、数据块指针,并指向下一个消息

BC指令表初始化

RAM中创建BC指令表,包括Op code及参数对

初始化数据块

初始化数据块,数据被发送

主复位后,RAM中所有接收数据块都为0x0000

使能BC

Master Configuration Register中设置BCSTART

4 板级测试及验证

为验证本系统的设计思路,基于欧比特宇航电子科技股份有限公司自主设计的1553B总线控制板进行调试、验证。首先,软件驱动芯片复位,并检测复位状态,通过串口打印信息验证HI-6130的初始化状态,如图4-1所示:

4-1 HI-6130初始化状态

同样,驱动BC模式运行后,可通过串口打印信息显示当前运行指针寄存器(地址:0x0034)的数据,如图4-2所示:

4-2 指针寄存器(0x0034)数据

由上图所示,当前运行指针寄存器不断在0x1B700x1B720x1B74间跳转,这是因为0x1B70存放的是WTG外部触发指令,并且外部触发引脚BCTRIG不断获取上升沿,使信号不断被触发。其中,0x1B72XEQ引用数据块指令,通过引用数据块来发送数据及指令;0x1B74JMP条件跳转指令,跳转至0x1B70地址,使程序不断循环。

 

最后通过欧比特自主研发的1553B总线测试工具盒子EMBC1000-USB1553BEI以及1553B总线测试通讯软件EMBC1000-USB1553BEI-1BC模式进行测试。其中获取BC指令如图4-3所示,获取BC数据如图4-4所示。

4-4 获取BC数据图

5 结束语

本设计介绍了一种基于Zynq7000系列FPGA控制HI-6130芯片,从而实现1553B总线协议的设计方案。以欧比特自主设计的1553B总线控制板卡为验证平台,并辅以1553B总线测试盒以及1553B总线测试软件进行验证。测试结果表明:该系统运行稳定,可靠性高,达到预期的设计效果,对1553B设备的小型化设计具有一定的参考价值。

参考文献

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  [8]     韩春慧,王煜,黄书华,许权,张珅,鲁月林.基于BM38031553B总线通信软件设计.中国空间科学技术,2019.

 

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