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基于异构多核人工智能芯片的大小端兼容模块设计

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【摘要】:
摘要:人工智能芯片是当今处理器发展的重要方向,为了拓展单芯片的功能性,往往采取异构多核的体系架构,珠海欧比特控制工程股份有限公司设计的OAI-18异构多核人工智能芯片实现了ARM处理器与SPARC处理器同在一片芯片上的结构。在此芯片中设计了大小端兼容模块,以解决ARM的小端读写方式与SPARC大端读写方式之间的数据交互。

基于异构多核人工智能芯片的大小端兼容模块设计

黄仕林

珠海欧比特宇航科技股份有限公司,珠海 519080

摘要:人工智能芯片是当今处理器发展的重要方向,为了拓展单芯片的功能性,往往采取异构多核的体系架构,珠海欧比特控制工程股份有限公司设计的OAI-18异构多核人工智能芯片实现了ARM处理器与SPARC处理器同在一片芯片上的结构。在此芯片中设计了大小端兼容模块,以解决ARM的小端读写方式与SPARC大端读写方式之间的数据交互。

关键词:异构多核;OAI-18大小端;SPARC

中图分类号:TP332文献标识码:A        

文章编号:

Design of big-endian and little-endian Compatibility Module Based on

Heterogeneous Multi-Core AI Chip

Huang Shilin,

Zhuhai OrbitaAerospace TechnologyCo.,Ltd., Zhuhai 519080, China

Abstract:AI chip is an important direction of processor development. In order to expand the function of single chip, heterogeneous multi-core architecture is often adopted. OAI-18 heterogeneous multi-core AI chip designed by Zhuhai Obita Aerospace Technology Co., Ltd. realizes the structure of ARM processor and SPARC processor on the same chip Plan. In order to solve the data interaction between the little-endian reading and writing mode of ARM and the big-endian reading and writing mode of SPARC, the compatible module of big-endian and little-endian is designed.

Key wordsCAN; FPGA; IPcore;CAN controller

 

1.  概述

人工智能将推动新一轮计算革命。深度学习需要海量数据并行运算,传统计算架构无法支撑深度学习的大规模并行计算需求。核心芯片是人工智能时代的战略制高点,决定了一个新的计算平台的基础架构和发展生态。

人工智能技术体系可分为3 层,即底层基础层、中间技术层与上层应用层。基础层包含硬件存储、计算平台和数据资源等,GPU芯片、传感器、云计算平台、大数据等均包含在此层中。中间技术层包含算法、模型平台,感知智能算法、认知智能算法等均在此层中。应用层包含硬件产品和应用服务,硬件中包含智能硬件、无人机、智能机器等,应用服务包含语音输入法、虚拟助手、自动驾驶及智能安防等[2]

大数据、底层算法和核心处理器芯片是支撑人工智能技术不断发展的关键要素。数据量的丰富程度是提升算法有效性的决定因素之一。随着移动设备渗透,全球数据量加速爆发,不仅数据流增长,数据种类也在不断增多。从算法层面看,深度学习与传统机器学习相比,能让计算机自动学习特征并建立模型,减少了人类在总结特征时的不完备性。从硬件来看,根据摩尔定律,计算成本指数下降,大规模并行计算加速发展为深度学习奠定计算基础。

基于深度学习模型的算法对大规模并行计算能力的需求不断增加,CPU和传统计算架构无法满足对于并行计算能力的需求。核心芯片成为竞争的战略制高点。在PC 时代和移动互联网时代分别处于霸主地位的X86架构和ARM架构的发展历程表明,核心芯片决定了一个新的计算平台的基础架构和发展生态,人工智能将引领下一代计算机架构革命。

2.  异构多核结构

多核处理器并未规定核的结构是否相同。通

常来说,同构多核处理器的设计比较简单是,其各个核结构相同,所以一般来说各个核均为通用处理单元,其设计原则是优化各种程序的平均执行性能,设计的重点在于内核的互连和通讯方式(内部互连总线、共享cache、共享存储等)、共享资源的调度策略与方法等。与同构多核处理器相比,异构多核处理器的设计比较复杂,不仅需要考虑核间的互连通信和存储结构,更要根据各个内核所支持和执行的应用程序来设计每个单处理器。此外,操作系统对异构多核处理器的底层架构也要有很好的支持,否则无法显示出异构多核处理器的特性和优势。操作系统在进行任务分配时,需要将核特性作为任务分配的一项参考因素,把具有不同需求的任务分配给擅长不同类型的计算内核。

异构多核处理器体系结构的设计方法已经从单纯的多处理器核的统一构建发展为根据需求进行的自动化构建,逐渐从通用的设计目标转化为面向某一特定领域专用的设计目标。随着工艺的发展和应用程序需求的提高,使用可配置的、具有基本加速功能单元的处理器核作为多核处理器的节点已经不足以满足性能需求。而使用定制理器核作为异构多核处理器的节点进行更加灵活高效的多处理器核配置,是异构多核处理器体系结构发展的重要趋势。同时,异构多核处理器体系结的设计需要在不同体系结构的处理器核之间进行任务的映射以及任务间的通信。如何构建高效的异构多核处理器的设计开发平台,进行有效的软硬件任务划分后进行任务映射,都是当前该领域的重要研究内容[3-4]

总体而言,在异构多核架构设计中存在着诸多的设计难点。目前,多核结构已经取得了理论和实践上的巨大成功,但是针对异构多核的设计仍然面临着从体系结构到软件开发等各方面的若干挑战。这些挑战同时也是机遇,它们的成功解决决定着异构多核处理器未来的发展方向。

3.  AXI总线

多处理器核、多重存储器结构、异构处理器等,也是下一代高性能处理器设计的需要,AMBA 需要新一代灵活性更强的总线结构,这就是 AMBA3.0 AXI 总线。AXI 1999 年发布的AMBA 2.0 的继承和提升,是ARM 公司与其他的芯片制造商包括高通、东芝和爱立信等公司共同研发的[1]

AXI 总线是一种多通道传输总线,将地址、读数据、写数据、握手信号在不同的通道中发送,不同的访问之间顺序可以打乱,用 BUS ID 来表示各个访问的归属。主设备在没有得到返回数据的情况下可发出多个读写操作。读回的数据顺序可以被打乱,同时还支持非对齐数据访问。同时,AXI 总线还能够使处理器以更小的面积、更低的功耗,获得更加优异的性能。AXI 获得如此优异性能的一个主要原因,就是它的单向通道体系结构。单向通道体系结构使得片上的信息流只以单方向传输,减少了延时。

AXI 总线还定义了在进出低功耗节电模式前后的握手协议。规定如何通知进入低功耗模式,何时关断时钟,何时开启时钟,如何退出低功耗模式。这使得所有 IP 在进行功耗控制的设计时,有据可依,容易集成在统一的系统中。

4-2 大小端兼容模块AXI总线中转连接图

 

4.  大端读写与小端读写

大端模式,是指数据的高字节保存在内存的低地址中,而数据的低字节保存在内存的高地址中,这样的存储模式类似与把数据当做字符串顺序处理,地址由小到大递增,而数据从高位往低位放。以0x12345678为例,该3216进制数在内存中的大端存储形式如表3-1所示。

3-1 大端存储形式

地址

0x3

0x2

0x1

0x0

数据

0x78

0x56

0x34

0x12

 

小端模式,是指数据的高字节保存在内存的高地址中,而数据的低字节保存在内存的低地址中,这种存储模式将地址的高低和数据位权有效的结合起来,高地址部分权值高,低地址部分权值低。以0x12345678为例,该3216进制数在内存中的小端存储形式如表3-2所示。

3-2 小端存储形式

地址

0x3

0x2

0x1

0x0

数据

0x12

0x34

0x56

0x78

 

5.  大小端兼容模块设计

因为ARM处理器默认读写方式是小端模式,而SPARC处理器默认读写方式是大端模式,如果OAI-18处理器中的这两种处理器核直接交换数据必会发生错误,为解决此问题设计了大小端兼容模块[5]

大小端兼容模块的设计原理图如图4-1及图4-2所示。该模块以AXI总线的形式连接ARM核以及SPARC核,两种内核都可以同过AXI总线的形式对其进行读写,内部由控制模块和双口RAM组成。

设计ARM核与SPARC核在各自的地址空间中单独划分一块1MB的地址空间用于读写大小端兼容模块的双口RAM进行数据交互。

为方便设计,双口RAM中的所有数据将采用小端模式存储,这就意味着从ARMAXI总线过来的数据不需要转换可以直接存储到双口RAM中,而从SPARCAXI总线过来的数据需要经过兼容控制模块转换成小端模式后写入双口RAM[6-7]

4-1 大小端兼容模块外部原理图

 

4-2 大小端兼容模块内部原理图

6.  兼容控制模块设计

兼容控制模块的设计,设计成只读写32位整型数据,将SPARC_AXI上写入的32位整型数据,转换成小端模式以后写入双口RAM模块,如此ARM_AXI总线可以将双口RAM模块的已经转换成小端的数据直接读出利用。

SPARC_AXI总线上写入0x12345678,经过转换将在0x3,0x2,0x1,0x0双口RAM地址上写入0x12,0x34,0x56,0x78,如此,在ARM_AXI总线读出该数据时也是0x12345678。从而实现了SPARCARM的总线数据交互。

7.  结束语

本文介绍了基于异构多核人工智能芯片的总线大小端兼容模块设计,在SPARC写入数据时使用兼容控制模块对数据写入的顺序进行翻转,而后存储在双口RAM中,则ARM可以用小端模式直接读取双口RAM中的数据。

参考文献

[1]     胡景华. 基于AXI总线的SoC架构设计与分析[D]. 上海交通大学.

[2]     施羽暇. 人工智能芯片技术研究[J]. 电信网技术, 2016(12):11-13.

[3]     陈芳园, 张冬松, 王志英. 异构多核处理器体系结构设计研究[J]. 计算机工程与科学, 2011, 33(12):27-36.

[4]     邓让钰, 陈海燕, 窦强, et al. 一种异构多核处理器的并行流存储结构[J]. 电子学报, 2009, 37(2):312-317.

[5]     刘奇, 郝守青, 沈海华, et al. 一种基于RAM的降低异构多核切换开销的方法[J]. 计算机研究与发展, 2011, 48(S1):266-272.

[6]     王帅. 基于SPARC V8架构国产CPUVxWorks网络驱动程序开发[D].  2015.

[7]     夏显鄂. 数据类型研究及在数据流读取中的应用[J]. 电脑知识与技术, 2015(14).

 

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